2 月 11 日消息，韓媒 ZDNet Korea 當?shù)貢r間昨日報道稱，三星電子對其正在研發(fā)中的下一代 1c nm 制程 DRAM 內(nèi)存進行了設計調(diào)整，以期更快實現(xiàn)良率提升。

報道稱，三星此前為 1c nm 內(nèi)存設定了更為嚴格的線寬要求，目的是增加存儲密度，提升單位晶圓的位元產(chǎn)出，進而建立相較競爭對手的成本優(yōu)勢。不過更低的線寬也意味著對工藝穩(wěn)定性的要求更高，這對三星造成了良率方面的壓力。

知情人士宣稱，三星電子在 2024 年底對 1c nm DRAM 的設計進行了更改：核心電路線寬保持不變，外圍電路線寬的要求則被放松，目的是盡快讓 1c nm 的良率上升至支持大規(guī)律量產(chǎn)的水平。

考慮到 1c nm 將被用于 HBM4 內(nèi)存、此前 1b nm 面臨一系列良率問題等因素，1c nm 是否能順利進入量產(chǎn)將深刻影響三星電子未來數(shù)年在 DRAM 領域的競爭力。